dom

引用:

原帖由 qcmadness 於 2014/7/16 22:01 發表

Kaveri Next Gen

定係 Kaveri 2.0 ( Trinity -> Richland ) 咁小改

Puff

希望佢 16 新架構走返低延遲 private L2 路線唔該
只不過唔知係搭 big inclusive LLC 定 optional exclusive LLC + optional dir
後者機會大D 因為我睇開AMD堆專利同research paper...



[ 本帖最後由 Puff 於 2014-7-16 22:06 編輯 ]

qcmadness

引用:

原帖由 dom 於 2014-7-16 22:02 發表


定係 Kaveri 2.0 ( Trinity -> Richland ) 咁小改

大改

Puff

引用:

原帖由 dom 於 2014-7-16 22:02 發表


定係 Kaveri 2.0 ( Trinity -> Richland ) 咁小改

XV 核心貌似支援唔少新野 根據 GCC patch 資料 AVX2, TSX 都有
物理實作一兩年前話 XV 呢代開始再加重多一重用電腦自動化設計

至於大體上講 CZ 就等於 KV SOC 版

qcmadness

引用:

原帖由 Puff 於 2014-7-16 22:03 發表
希望佢新架構走返低延遲 private L2 路線唔該
只不過唔知係搭 big inclusive LLC 定 optional exclusive LLC + optional dir
後者機會大D 因為我睇開AMD堆專利同research paper...

...

多數唔會

睇Bulldozer / Jaguar既trend, 應該係玩shared L2 cache,
至於load-to-use latency, 我諗以Jaguar行緊25-cycle latency @ half-speed, 你都唔好有太大期望了

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:05 發表

多數唔會

睇Bulldozer / Jaguar既trend, 應該係玩shared L2 cache,
至於load-to-use latency, 我諗以Jaguar行緊25-cycle latency @ half-speed, 你都唔好有太大期望了

我咁睇 一個本身就為共享而共享 一個四核低成本low-power 最初大貓都唔係開心share
我自己超樂觀預期係 14nm KV/Beema呢兩級APU全部跌watt落雙核用同一粒核心 差別只係GPU/HBM


[ 本帖最後由 Puff 於 2014-7-16 22:14 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2014-7-16 22:13 發表

我咁睇 一個本身就為共享而共享 一個四核低成本low-power 最初大貓都唔係開心share
我自己超樂觀預期係 14nm KV/Beema呢兩級APU全部跌watt落雙核用同一粒核心 差別只係GPU/HBM
...

Jaguar要share係因為個pool大左, 就唔駛咁bandwidth dependent
亦都算係對multi-core inter-core bandwidth有d進步

對住AMD唔好樂觀, 呢個係我呢10年的經驗

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:14 發表

Jaguar要share係因為個pool大左, 就唔駛咁bandwidth dependent
亦都算係對multi-core inter-core bandwidth有d進步

我記得佢有提過話係 single thread/latency 平衡。
意即得一粒 core 重負荷 成個L2都係佢玩晒 hitrate高D 於是IPC都高D 而佢地條數話抵銷完L2 latency 高左都係正能量

qcmadness

引用:

原帖由 Puff 於 2014-7-16 22:16 發表

我記得佢有提過話係 single thread/latency 平衡。
意即得一粒 core 重負荷 成個L2都係佢玩晒 hitrate高D 於是IPC都高D 而佢地條數話抵銷完L2 latency 高左都係正能量 ...

所以以後都shared L2 cache咪可能成為事實

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:14 發表

對住AMD唔好樂觀, 呢個係我呢10年的經驗

無 因為有夢發 所以知道些少消息 諗住應該可以提高下底線咁
不過位周公已經跳槽去左食生果

抄 I***t 高 IPC + SMT 喎

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:17 發表

所以以後都shared L2 cache咪可能成為事實

咁... 咁雙核共享L2囉 Cyclone L2 聽講得 ~12 cycle (anandtech 話 Swift 1/2)
雖然佢最高跑到 1.6 Ghz


[ 本帖最後由 Puff 於 2014-7-16 22:26 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2014-7-16 22:23 發表

咁... 咁雙核共享L2囉 Cyclone L2 聽講得 ~12 cycle 雖然佢最高跑到 1.6 Ghz

要低latency係好麻煩架
而且而家要將Jaguar再進化, 係要提升clock speed同加大execution resource行先lor

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:25 發表

要低latency係好麻煩架
而且而家要將Jaguar再進化, 係要提升clock speed同加大execution resource行先lor

佢話 built from clean sheet 但執依家已經有既藥方黎用嘛 咁梗係估一砲過

qcmadness

引用:

原帖由 Puff 於 2014-7-16 22:27 發表

佢話 built from clean sheet 嘛 咁梗係估一砲過

無呢樣野的, 聽佢地吹啦

microarchitecture個理念全新, 我相信可以
但係ALU/FMA/SSEx/MC呢d野, 無可能全新, 一定係抄舊再改良

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:28 發表

無呢樣野的, 聽佢地吹啦

microarchitecture個理念全新, 我相信可以
但係ALU/FMA/SSEx/MC呢d野, 無可能全新, 一定係抄舊再改良

我都知 所謂 uarch 咪只係你點將呢堆野癡埋一舊然後做好個 balance
但執依家已經有既藥方黎用嘛 <-

[ 本帖最後由 Puff 於 2014-7-16 22:35 編輯 ]