qcmadness

引用:

原帖由 cheungmanhoi 於 2015-4-30 12:34 發表
其實snb到boardwell ipc升左好多咩?

http://www.anandtech.com/bench/product/287?vs=836

3.4 / 3.8GHz vs 3.5 / 3.9GHz

General IPC差10-20%

dom

引用:

原帖由 Puff 於 2015/4/29 21:31 發表

新一輪

2016
Summit Ridge 14nm, 8C Zen CPU, FM3
Bistrol Ridge 14nm, 4C Zen APU
Basilisk 14nm, 2C Zen APU
Styx 14nm, 2C K12 APU


"placement of boxes intended to represent first year of production shi ...

2016 年尾.....GG AMD RIP
Market share 今年繼續跌

[ 本帖最後由 dom 於 2015-4-30 13:06 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2015-4-30 12:21 發表

好明顯你無睇details

有乜 details 可言？除咗 cache hierarchy

qcmadness

引用:

原帖由 Puff 於 2015-4-30 13:41 發表

有乜 details 可言？除咗 cache hierarchy

張圖寫左好多野

有幾多FPU / ALU, 一目了然

cheungmanhoi

引用:

原帖由 qcmadness 於 2015-4-30 12:41 發表

http://www.anandtech.com/bench/product/287?vs=836

3.4 / 3.8GHz vs 3.5 / 3.9GHz

General IPC差10-20%

其實snb到boardwell先10-20

amd咁多年都無進步過真係抵執

XT

引用:

原帖由 cheungmanhoi 於 2015-4-30 18:54 發表

其實snb到boardwell先10-20

amd咁多年都無進步過真係抵執

直頭退步

qcmadness

引用:

原帖由 XT 於 2015-4-30 18:55 發表

直頭退步

Pilediver大約係K8的IPC
Steamroller太約係K10 (唔係K10.5) 的IPC

qcmadness

除非Zen果6條integer pipline係full pipeline (execution + load / store), 唔係Haswell在資源上一定較多

但係如果真係6條full integer pipeline, Haswell就望塵莫及

dom

Inter Core Bandwidth 無大改善無得打

XT

引用:

原帖由 dom 於 2015-4-30 20:10 發表
Inter Core Bandwidth 無大改善無得打

咁L快，有乜好改

dom

引用:

原帖由 qcmadness 於 2015/4/30 19:24 發表

Pilediver大約係K8的IPC
Steamroller太約係K10 (唔係K10.5) 的IPC

SR/／Kaveri is K10 class

dom

引用:

原帖由 XT 於 2015/4/30 20:18 發表

咁L快，有乜好改

Phenom II 到 Faildozer 改(Piledriver(/XV)
係跌....efficiency 低， latency 大增， Intel 依家D core 加埋有 iGPU ， 粒 iGPU 係share L3...

佢想推 iGPU performance 唔谷呢度比你用 DDR4 都係喂唔切

XT

引用:

原帖由 dom 於 2015-4-30 20:24 發表


Phenom II 到 Faildozer 改(Piledriver(/XV)
係跌....efficiency 低， latency 大增， Intel 依家D core 加埋有 iGPU ， 粒 iGPU 係share L3...

佢想推 iGPU performance 唔谷呢度比你用 DDR4 都係喂唔切 ...

無野，我睇錯字

Puff

引用:

原帖由 qcmadness 於 2015-4-30 19:39 發表
除非Zen果6條integer pipline係full pipeline (execution + load / store), 唔係Haswell在資源上一定較多

但係如果真係6條full in ...

最多多一個 port 俾 ALU (3+3)，同埋按傳統 store data bus 冇獨立 issue port...
但每個 port 個 stack 喺點就真喺打個問號
你話寫到明 256-bit FMAC X2 就叫細節啫

6 pipeline 學你咁講好多餘地
3+3 / 4+2, split/unified SQ 已經四個 combo
仲未計會唔會繼續有 AGLU 啦, 又或者 (store) AGU 同 ALU share issue port 啦咁


再講 3 ALU 唔喺大問題，冇都唔會喺 fatal
Int/Vec split 嘅好處或者可以搭救下，反正頂盡都喺 2ld+1st/clk 多
LSU 同 cache hierarchy 仲屎唔屎先喺大問題


[ 本帖最後由 Puff 於 2015-5-1 00:36 編輯 ]

dom

引用:

原帖由 XT 於 2015/4/30 20:26 發表

無野，我睇錯字

A 仔 Inter-Core bandwidth 同效率到今時今日都係追唔近 Intel (唔係最新個代, 我用翻 Sandy Bridge 黎比了)
Latency 又高 (Faildozer 架構先天缺憾尤甚)

最大鑊係 A 仔自己主推既 APU (iGPU) 正正最需要 Bandwidth ....
依家 Kaveri 呢代 APU DDR3-2133 Dual Channel 都係唔夠喂盡粒 iGPU ....
比你去到 ZEN 加多舊 L3 , 如果 L3 唔快又係累街坊

Intel 依家 第5代 Core (Skylake?) 玩到推高 TDP (95W, 同 APU 95W 一樣鳥 )包左粒 Iris Pro 係入面 (唔知Intel 會唔會係貴版掛埋 eDRAM ..)

[ 本帖最後由 dom 於 2015-5-1 01:14 編輯 ]