cheungmanhoi

L3 慢極都會快過RAM嘅
如果你個L3仲慢過RAM 就真係抵執喇

qcmadness

引用:

原帖由 cheungmanhoi 於 2015-5-1 02:19 發表
L3 慢極都會快過RAM嘅
如果你個L3仲慢過RAM 就真係抵執喇

slower

qcmadness

引用:

原帖由 Puff 於 2015-5-1 00:13 發表

最多多一個 port 俾 ALU (3+3)，同埋按傳統 store data bus 冇獨立 issue port...
但每個 port 個 stack 喺點就真喺打個問號
你話寫到明 256-bit FMAC X2 就叫細節啫

6 pipeline 學你咁講好多餘地
3+3 / 4+2, split/ ...

而家講緊AMD, 係中意symmetric pipeline既公司

Henry

引用:

原帖由 dom 於 2015-5-1 01:13 發表


A 仔 Inter-Core bandwidth 同效率到今時今日都係追唔近 Intel (唔係最新個代, 我用翻 Sandy Bridge 黎比了)
Latency 又高 (Faildozer 架構先天缺憾尤甚)

最大鑊係 A 仔自己主推既 APU (iGPU) 正正最需要 Bandwi ...

Iris Pro一定有eDRAM.

Puff

引用:

原帖由 qcmadness 於 2015-5-1 02:20 發表

而家講緊AMD, 係中意symmetric pipeline既公司

FPU 已經唔喺點 symmetric
唔知啦，但 3 AGU 實冇死，最少對得上 (應該唔會冇嘅) 2 load + 1 store per cycle

話唔定 Zen 喺 3/3, K12 喺 4/4
K12 冇 256-bit SIMD 又喺 "wider engine" 嘛


[ 本帖最後由 Puff 於 2015-5-1 16:21 編輯 ]

Puff

引用:

原帖由 dom 於 2015-5-1 01:13 發表


A 仔 Inter-Core bandwidth 同效率到今時今日都係追唔近 Intel (唔係最新個代, 我用翻 Sandy Bridge 黎比了)
Latency 又高 (Faildozer 架構先天缺憾尤甚)

最大鑊係 A 仔自己主推既 APU (iGPU) 正正最需要 Bandwi ...

jaguar 個 half-speed quad-banked L2 "都喺" 25 clk


[ 本帖最後由 Puff 於 2015-5-1 16:01 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2015-5-1 15:59 發表

jaguar 個 half-speed quad-banked L2 "都喺" 25 clk

bandwidth小呢

qcmadness

引用:

原帖由 Puff 於 2015-5-1 15:48 發表

FPU 已經唔喺點 symmetric
唔知啦，但 3 AGU 實冇死，最少對得上 (應該唔會冇嘅) 2 load + 1 store per cycle

話唔定 Zen 喺 3/3, K12 喺 4/4
K12 冇 256-bit SIMD 又喺 "wider engine" 嘛
...

咁咪慢lor
你咁都唔明, 人地Intel講緊4L/S

Puff

引用:

原帖由 qcmadness 於 2015-5-1 16:24 發表

咁咪慢lor
你咁都唔明, 人地Intel講緊4L/S

邊粒有 4 L/S? BDW 都喺 2 load+1 store 咋喎
喺 Power8 先喺 up to 4 loads / clk


差啲睇漏眼
張圖寫嘅喺 "Integer Scheduler", non-plural form
即喺唔喺 split AG sched

unified sched 就多嘢玩啦 可以唔喺 symmetric


[ 本帖最後由 Puff 於 2015-5-1 16:56 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2015-5-1 16:23 發表

bandwidth小呢

16B/clk per L2 bank 唔算少掛？又唔喺冇得升級到 full cache line per clock per bank

qcmadness

引用:

原帖由 Puff 於 2015-5-1 16:39 發表

16B/clk per L2 bank 唔算少掛？又唔喺冇得升級到 full cache line per clock per bank

real world bandwidth低

http://techreport.com/review/237 ... rocessor-reviewed/3



25GB/s @ L3 cache (FX-8350) vs ~35GB/s @ L3 cache (i5-3570L)
有幾快呀

qcmadness

引用:

原帖由 Puff 於 2015-5-1 16:27 發表

邊粒有 4 L/S? BDW 都喺 2 load+1 store 咋喎
喺 Power8 先喺 up to 4 loads / clk


差啲睇漏眼
張圖寫嘅喺 "Integer Scheduler", non-plural form
即喺唔喺 split AG sched

unified sched 就多嘢玩啦 可 ...

AMD你知唔知K10果3條L/S line同Bulldozer果2條L/S line都係要同FPU share

dom

引用:

原帖由 cheungmanhoi 於 2015/5/1 02:19 發表
L3 慢極都會快過RAM嘅
如果你個L3仲慢過RAM 就真係抵執喇

Phenom II X6 1055T (STAR , K10.5)




FX-6300 (Faildozer Gen1.5 , "Piledriver")

dom

引用:

原帖由 Puff 於 2015/5/1 15:59 發表

jaguar 個 half-speed quad-banked L2 "都喺" 25 clk

淨support Single Channel , 慢d 有咩所謂..

dom

引用:

原帖由 qcmadness 於 2015/5/1 18:05 發表

AMD你知唔知K10果3條L/S line同Bulldozer果2條L/S line都係要同FPU share

Intel 人地新核心依家包埋 iGPU .....