qcmadness

聽住先

qcmadness

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原帖由 Puff 於 2014-7-16 21:05 發表

呢單料無 hype 喎

唔會用TSMC啦

qcmadness

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原帖由 Puff 於 2014-7-16 21:46 發表

我係話用女朋友 28nm 標準製程
然後個製程俾係俾女朋友特登改到個 spec 同台★電相近 方便轉單係方便人轉用女朋友
依家個 28SHP 發夢係話女朋友無數個舊版 28nm 之中其中一個黎


p.s. 1MB L2 縮水版 希望L2 ...

其實shared 1MB L2先應該係Bulldozer family optimal cache size

qcmadness

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原帖由 Puff 於 2014-7-16 21:52 發表

IEEE paper 其實有提 1MB 版本 18-cycle load-use
但始終問題係 BD 無得救

無得救還無得救

咁die size因為小一半L2 cache小10%, 講成本就已經差好遠

qcmadness

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原帖由 Puff 於 2014-7-16 21:54 發表

唔知佢 可能佢覺得 hit rate 可以打救 latency
或者一時糊塗後果到 XV 先開始有得修正

由Bulldozer的8150, 我已經覺得佢因為L2 cache犠牲太多

qcmadness

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原帖由 Puff 於 2014-7-16 21:57 發表

或者其實 1MB 版本係俾 2C die 用... 不過 Llano2 同 Trinity2 全部瓜柴

唔會, Bulldozer Gen 1係用落純CPU度

qcmadness

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原帖由 dom 於 2014-7-16 21:58 發表
2MB L2 , 咁熟口面既....

Kaveri Next Gen

qcmadness

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原帖由 dom 於 2014-7-16 22:02 發表


定係 Kaveri 2.0 ( Trinity -> Richland ) 咁小改

大改

qcmadness

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原帖由 Puff 於 2014-7-16 22:03 發表
希望佢新架構走返低延遲 private L2 路線唔該
只不過唔知係搭 big inclusive LLC 定 optional exclusive LLC + optional dir
後者機會大D 因為我睇開AMD堆專利同research paper...

...

多數唔會

睇Bulldozer / Jaguar既trend, 應該係玩shared L2 cache,
至於load-to-use latency, 我諗以Jaguar行緊25-cycle latency @ half-speed, 你都唔好有太大期望了

qcmadness

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原帖由 Puff 於 2014-7-16 22:13 發表

我咁睇 一個本身就為共享而共享 一個四核低成本low-power 最初大貓都唔係開心share
我自己超樂觀預期係 14nm KV/Beema呢兩級APU全部跌watt落雙核用同一粒核心 差別只係GPU/HBM
...

Jaguar要share係因為個pool大左, 就唔駛咁bandwidth dependent
亦都算係對multi-core inter-core bandwidth有d進步

對住AMD唔好樂觀, 呢個係我呢10年的經驗

qcmadness

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原帖由 Puff 於 2014-7-16 22:16 發表

我記得佢有提過話係 single thread/latency 平衡。
意即得一粒 core 重負荷 成個L2都係佢玩晒 hitrate高D 於是IPC都高D 而佢地條數話抵銷完L2 latency 高左都係正能量 ...

所以以後都shared L2 cache咪可能成為事實

qcmadness

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原帖由 Puff 於 2014-7-16 22:23 發表

咁... 咁雙核共享L2囉 Cyclone L2 聽講得 ~12 cycle 雖然佢最高跑到 1.6 Ghz

要低latency係好麻煩架
而且而家要將Jaguar再進化, 係要提升clock speed同加大execution resource行先lor

qcmadness

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原帖由 Puff 於 2014-7-16 22:27 發表

佢話 built from clean sheet 嘛 咁梗係估一砲過

無呢樣野的, 聽佢地吹啦

microarchitecture個理念全新, 我相信可以
但係ALU/FMA/SSEx/MC呢d野, 無可能全新, 一定係抄舊再改良

qcmadness

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原帖由 Puff 於 2014-7-16 22:32 發表

我都知 所謂 uarch 咪只係你點將呢堆野癡埋一舊然後做好個 balance
但執依家已經有既藥方黎用嘛  

個人認為會走short-pipeline + low-power路線

qcmadness

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原帖由 Puff 於 2014-7-16 22:41 發表

short pipeline = clock 唔會高得去邊 L2 latency 唔係大問題
但老實講 Cat/SNB/Cyclone 全部都唔長得去邊

我咁睇 Cat 28nm都爆到上2.4Ghz FinFET+少少trade-off保持KV移動版水平(3.2-3.6Ghz) 都應該得掛 當然 此 ...

Jaguar同Bobcat已經差好遠, 同pipeline有關, 再改有機上到3GHz左右