qcmadness

IvyBridge core + L1 / L2: 13.2mm^2 (22nm)
Bulldozer module + L1 / L2: 30.9mm^2 (32nm)

IvyBridge die size: 183mm^2
Zambezi (BD 8-core) die size: 315mm^2

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update左

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引用:

原帖由 cheungmanhoi 於 2012-5-2 10:11 發表

反而想知 肥2果d一個core幾多mm^2?

Deneb / Shanghai core + L1 / L2: 20.5mm^2 (45nm)

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Bulldozer係衰係太多L2 cache

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L2 cache size太大
但係主要係因為cache miss太多

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引用:

原帖由 Puff 於 2012-5-4 20:59 發表

L1 cache miss...

L1同L2都多

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引用:

原帖由 Puff 於 2012-5-4 21:02 發表

點介定係「多」？無 processor 唔會無 cache miss 掛。
比起 Small L2，Hit rate 應該更高喎。除非你講緊 large dataset 下 mispredict 既綜合副作用姐。

< 95%

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引用:

原帖由 dom 於 2012-5-5 01:04 發表
1. AMD need to improve ther prefetching .......
2. L3 ....slow , when will they finally FIX IT UP ?

you will faint if you know the l1 speed

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引用:

原帖由 dom 於 2012-5-5 01:13 發表


FX-4100 latency 67.x ns ... (DDR3-1600 CL9)
Phenom II X6 1045T latency 64.5ns (DDR3-1600 CL9)

I mean L1 cache latency

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引用:

原帖由 XT 於 2012-5-5 02:20 發表

AMD 長久以來都處理唔到個latency問題

bandwidth都唔見得好