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吹水部屋
原帖由 Puff 於 2014-7-16 23:04 發表 查實依家全系列都走 low power 路線 我自己做個預期整理就係 high IPC core (moderately clocked, max 3.2-3.6ghz) 依家細SOC轉雙核(
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原帖由 Puff 於 2014-7-16 23:10 發表 呢個預期係建基於粒核心有HSW咁大粒 如果係估計top 3GHz+max area efficiency 咁中間SOC四核可以諗諗 大大粒SOC可以多D伺服器特性 可能帶L3$同NUMA capable掛 ...
原帖由 Puff 於 2014-7-16 23:12 發表 當然 但依家 transistor 佔大頭係 GPU 反正主要就係估 x86 core convergence + 細SOC 雙核
原帖由 Puff 於 2014-7-16 23:17 發表 都話叫 Zen 僅此一粒 x86
原帖由 Puff 於 2014-7-16 23:19 發表 呃你無飯食 S|A都有提
原帖由 Puff 於 2014-7-16 23:22 發表 反正 16 年打後得一粒 x86 同一粒 ARM 我是信的 一個向上打 一個向下打
原帖由 Puff 於 2014-7-16 23:35 發表 只不過覺得兩粒真係無乜需要 HSW已經証明一粒可以打到幾多個segment 然後再向下打都係ARM地頭
原帖由 Puff 於 2014-7-16 23:43 發表 server side 主流根本就係 x86 獨市 係高端大大部先叫有其他特別選擇 ARMv8 server 依家目標只係做 OSS cloud web tier/big data cluster 發夢話 AMD 搞 ARM 都係為做呢範 我估大概係想做埋 NFV/networking 同嵌入( ...
原帖由 Puff 於 2014-7-17 00:15 發表 依家有hybrid node難講 至少功耗上無咁輸蝕掛 係規模無得鬥咁解
原帖由 Puff 於 2014-7-17 19:33 發表 重新諗過一輪 shared cache hitrate/latency balance 唔係根本原因 (512KB + prefetching 已經夠玩晒啦) 大部份 PC app 都係 latency 行先 再講獨立 L2 = 有 per-core power gating 你玩... 反而似係 cache coheren ...
原帖由 Puff 於 2014-7-17 19:45 發表 我係估獨立 L2 + optional L3 + optional directory
原帖由 Puff 於 2014-7-17 19:47 發表 重點是 optional. APU 咪唔帶 L3/Dir. 另外仲有 new GPU cache hierarchy + region-level coherence protocol
原帖由 Puff 於 2014-7-17 19:49 發表 咁你將獨立 L2 換做 Shared L2 per 2 core