Puff

practice 係 fast L1 + small L2 + big L3... IBM, Sun, Intel 全都是如此。

AMD 會唔會改呢？唔知。... lol 不過從 real world 睇，Bulldozer 既 L2 Cache traffic 係幾繁忙下。2x L1 read/write 都算，仲有 coherence traffic，再加上 serve 埋 TLB...。求神拜佛之後仲快得到就要還神啦。一齊睇 AMD 會唔會轉投 Inclusive L3 Cache 啦。

e.g. L3 WB inclusive of L2 WB, L2 WB inclusive of L1 WT


Trinity 係 32nm 既極致，咁即係話，大概同 32nm 差唔多既 28nm... Kaveri 大概真係要有點大作為先有 expected boost 啦。


[ 本帖最後由 Puff 於 2012-5-3 23:49 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2012-5-3 23:59 發表
L2 cache size太大
但係主要係因為cache miss太多

L1 cache miss...

Puff

引用:

原帖由 qcmadness 於 2012-5-4 21:00 發表

L1同L2都多

點介定係「多」？無 processor 唔會無 cache miss 掛。
比起 Small L2，Hit rate 應該更高喎。除非你講緊 large dataset 下 mispredict 既綜合副作用姐。

[ 本帖最後由 Puff 於 2012-5-4 21:04 編輯 ]