Puff

http://www.computerbase.de/2014-07/amd-carrizo-mit-hdmi-2.0-und-voller-hsa-unterstuetzung/

同預期無差別 除左L2縮水
就只係整合FCH版Kaveri + Full HSA support
製程發夢果陣話係28nmGF標準版 KV用既SHP係「定制版」
分別既緣由係話因為GF後黎搞左個盡量貼近台★電既28nm方便轉單既版本


[ 本帖最後由 Puff 於 2014-7-16 21:05 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:03 發表
聽住先

呢單料無 hype 喎

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:28 發表

唔會用TSMC啦

我係話用女朋友 28nm 標準製程
然後個製程俾係俾女朋友特登改到個 spec 同台★電相近 方便轉單係方便人轉用女朋友
依家個 28SHP 發夢係話女朋友無數個舊版 28nm 之中其中一個黎


p.s. 1MB L2 縮水版 希望L2 latency有大突破...


[ 本帖最後由 Puff 於 2014-7-16 21:50 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:51 發表

其實shared 1MB L2先應該係Bulldozer family optimal cache size

IEEE paper 其實有提 1MB 版本 18-cycle load-use
但始終問題係 BD 無得救

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:53 發表

無得救還無得救

咁die size因為小一半L2 cache小10%, 講成本就已經差好遠

唔知佢 可能佢覺得 hit rate 可以打救 latency
或者一時糊塗後果到 XV 先開始有得修正 但 XV 之後就係 Z...
於是都係無得救

[ 本帖最後由 Puff 於 2014-7-16 21:55 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:56 發表

由Bulldozer的8150, 我已經覺得佢因為L2 cache犠牲太多

或者其實 1MB 版本係俾 2C die 用... 不過 Llano2 同打後 Trinity2 全部瓜柴
Kaveri 可能連 plan 都無 plan 過

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:57 發表

唔會, Bulldozer Gen 1係用落純CPU度

IIRC PD = 字面上的 BD rev
唔差得遠

Puff

希望佢 16 新架構走返低延遲 private L2 路線唔該
只不過唔知係搭 big inclusive LLC 定 optional exclusive LLC + optional dir
後者機會大D 因為我睇開AMD堆專利同research paper...



[ 本帖最後由 Puff 於 2014-7-16 22:06 編輯 ]

Puff

引用:

原帖由 dom 於 2014-7-16 22:02 發表


定係 Kaveri 2.0 ( Trinity -> Richland ) 咁小改

XV 核心貌似支援唔少新野 根據 GCC patch 資料 AVX2, TSX 都有
物理實作一兩年前話 XV 呢代開始再加重多一重用電腦自動化設計

至於大體上講 CZ 就等於 KV SOC 版

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:05 發表

多數唔會

睇Bulldozer / Jaguar既trend, 應該係玩shared L2 cache,
至於load-to-use latency, 我諗以Jaguar行緊25-cycle latency @ half-speed, 你都唔好有太大期望了

我咁睇 一個本身就為共享而共享 一個四核低成本low-power 最初大貓都唔係開心share
我自己超樂觀預期係 14nm KV/Beema呢兩級APU全部跌watt落雙核用同一粒核心 差別只係GPU/HBM


[ 本帖最後由 Puff 於 2014-7-16 22:14 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:14 發表

Jaguar要share係因為個pool大左, 就唔駛咁bandwidth dependent
亦都算係對multi-core inter-core bandwidth有d進步

我記得佢有提過話係 single thread/latency 平衡。
意即得一粒 core 重負荷 成個L2都係佢玩晒 hitrate高D 於是IPC都高D 而佢地條數話抵銷完L2 latency 高左都係正能量

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:14 發表

對住AMD唔好樂觀, 呢個係我呢10年的經驗

無 因為有夢發 所以知道些少消息 諗住應該可以提高下底線咁
不過位周公已經跳槽去左食生果

抄 I***t 高 IPC + SMT 喎

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:17 發表

所以以後都shared L2 cache咪可能成為事實

咁... 咁雙核共享L2囉 Cyclone L2 聽講得 ~12 cycle (anandtech 話 Swift 1/2)
雖然佢最高跑到 1.6 Ghz


[ 本帖最後由 Puff 於 2014-7-16 22:26 編輯 ]

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:25 發表

要低latency係好麻煩架
而且而家要將Jaguar再進化, 係要提升clock speed同加大execution resource行先lor

佢話 built from clean sheet 但執依家已經有既藥方黎用嘛 咁梗係估一砲過

Puff

引用:

原帖由 qcmadness 於 2014-7-16 22:28 發表

無呢樣野的, 聽佢地吹啦

microarchitecture個理念全新, 我相信可以
但係ALU/FMA/SSEx/MC呢d野, 無可能全新, 一定係抄舊再改良

我都知 所謂 uarch 咪只係你點將呢堆野癡埋一舊然後做好個 balance
但執依家已經有既藥方黎用嘛 <-

[ 本帖最後由 Puff 於 2014-7-16 22:35 編輯 ]