Puff

http://www.computerbase.de/2014-07/amd-carrizo-mit-hdmi-2.0-und-voller-hsa-unterstuetzung/

同預期無差別 除左L2縮水
就只係整合FCH版Kaveri + Full HSA support
製程發夢果陣話係28nmGF標準版 KV用既SHP係「定制版」
分別既緣由係話因為GF後黎搞左個盡量貼近台★電既28nm方便轉單既版本


[ 本帖最後由 Puff 於 2014-7-16 21:05 編輯 ]

qcmadness

聽住先

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:03 發表
聽住先

呢單料無 hype 喎

qcmadness

引用:

原帖由 Puff 於 2014-7-16 21:05 發表

呢單料無 hype 喎

唔會用TSMC啦

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:28 發表

唔會用TSMC啦

我係話用女朋友 28nm 標準製程
然後個製程俾係俾女朋友特登改到個 spec 同台★電相近 方便轉單係方便人轉用女朋友
依家個 28SHP 發夢係話女朋友無數個舊版 28nm 之中其中一個黎


p.s. 1MB L2 縮水版 希望L2 latency有大突破...


[ 本帖最後由 Puff 於 2014-7-16 21:50 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2014-7-16 21:46 發表

我係話用女朋友 28nm 標準製程
然後個製程俾係俾女朋友特登改到個 spec 同台★電相近 方便轉單係方便人轉用女朋友
依家個 28SHP 發夢係話女朋友無數個舊版 28nm 之中其中一個黎


p.s. 1MB L2 縮水版 希望L2 ...

其實shared 1MB L2先應該係Bulldozer family optimal cache size

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:51 發表

其實shared 1MB L2先應該係Bulldozer family optimal cache size

IEEE paper 其實有提 1MB 版本 18-cycle load-use
但始終問題係 BD 無得救

qcmadness

引用:

原帖由 Puff 於 2014-7-16 21:52 發表

IEEE paper 其實有提 1MB 版本 18-cycle load-use
但始終問題係 BD 無得救

無得救還無得救

咁die size因為小一半L2 cache小10%, 講成本就已經差好遠

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:53 發表

無得救還無得救

咁die size因為小一半L2 cache小10%, 講成本就已經差好遠

唔知佢 可能佢覺得 hit rate 可以打救 latency
或者一時糊塗後果到 XV 先開始有得修正 但 XV 之後就係 Z...
於是都係無得救

[ 本帖最後由 Puff 於 2014-7-16 21:55 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2014-7-16 21:54 發表

唔知佢 可能佢覺得 hit rate 可以打救 latency
或者一時糊塗後果到 XV 先開始有得修正

由Bulldozer的8150, 我已經覺得佢因為L2 cache犠牲太多

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:56 發表

由Bulldozer的8150, 我已經覺得佢因為L2 cache犠牲太多

或者其實 1MB 版本係俾 2C die 用... 不過 Llano2 同打後 Trinity2 全部瓜柴
Kaveri 可能連 plan 都無 plan 過

qcmadness

引用:

原帖由 Puff 於 2014-7-16 21:57 發表

或者其實 1MB 版本係俾 2C die 用... 不過 Llano2 同 Trinity2 全部瓜柴

唔會, Bulldozer Gen 1係用落純CPU度

dom

2MB L2 , 咁熟口面既....

Puff

引用:

原帖由 qcmadness 於 2014-7-16 21:57 發表

唔會, Bulldozer Gen 1係用落純CPU度

IIRC PD = 字面上的 BD rev
唔差得遠

qcmadness

引用:

原帖由 dom 於 2014-7-16 21:58 發表
2MB L2 , 咁熟口面既....

Kaveri Next Gen