Puff

引用:

原帖由 qcmadness 於 2013-9-21 15:51 發表

CPU同GPU唔同, 你知架可?

我會唔知就奇，我又唔係隔離台路人。但係依家 common process + design methodology.
Target 2 Ghz 既 Jaguar 都可以撈埋 GPU 衝上 13.7 mil/mmsq，點解高能核心唔得。

佢想做自然就有，無話成粒 chip 既 density 要一致架嘛。


[ 本帖最後由 Puff 於 2013-9-21 15:56 編輯 ]

qcmadness

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原帖由 Puff 於 2013-9-21 15:54 發表

我會唔知就奇，我又唔係隔離台路人。但係依家 common process + design methodology.
Target 2 Ghz 既 Jaguar 都可以撈埋 GPU 衝上 13.7 mil/mmsq，點解高能核心唔得。

佢想做自然就有，無話成粒 chip 既 density 要一致 ...

如果真係咁易, TSMC/GF就唔駛分high-performance同low-power的process

你都知Jaguar最高都去唔到2.5GHz @ TSMC 28nm架可?

Puff

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原帖由 qcmadness 於 2013-9-21 15:55 發表

如果真係咁易, TSMC/GF就唔駛分high-performance同low-power的process

20nm 打後咪無分。

引用:

原帖由 qcmadness 於 2013-9-21 15:55 發表 你都知Jaguar最高都去唔到2.5GHz @ TSMC 28nm架可?

core pipeline & timing 無預咁高，自然就上唔到啦。除左睇 process，睇埋你 core design 架嘛。
low clock design 放上 32nm SOI 咪又係跑得佢個 target design freq.

qcmadness

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原帖由 Puff 於 2013-9-21 15:57 發表

20nm 打後咪無分。
core pipeline & timing 無預咁高，自然就上唔到啦。除左睇 process，睇埋你 core design 架嘛。
low clock design 放上 32nm SOI 咪又係跑得佢個 target design freq. ...

但係講緊process都唔係話上就上, 事實就係TSMC 28nm bulk process係未足以令到BD-type上3GHz+



IEDM 2010 process info

GF (AMD) 32nm PDSOI都已經差過Intel的32nm bulk
TSMC的28nm bulk對住Intel的32nm bulk更加慘不忍睹

Puff

反正結論就係 (我唔明點解) 你覺得配 SR 既 APU，無可能混埋 dense GPU。然後我覺得可以。
然後我覺得點解 TN/LN IGP 咁大既可能性係 32nm SOI 為左 TTM 所以玩 hybrid 4x nm BEOL + 32nm transistors.
你話 die size 唔容許，意思即係話太大唔得咁解。我個 pov 就只係話可以 mix high clock 同 high dense 起埋一齊咁大把，然後以GF 聲稱既 28nm density GPU 可以縮下水，畢竟佢目標只係 1 Ghz or below。

唔知點解會扯左去 clock scaling 果樹

qcmadness

引用:

原帖由 Puff 於 2013-9-21 16:07 發表
反正結論就係 (我唔明點解) 你覺得配 SR 既 APU，無可能混埋 dense GPU。然後我覺得可以。
然後我覺得點解 TN/LN IGP 咁大既可能性係 32nm SOI 為左 TTM 所以玩 hybrid 4x nm BEOL + 32nm transistors.
你話 die size  ...

因為你真係無去dig呢方面的知識
有一段時間我係用好多時間去睇去問呢方面的知識
TSMC 28nm唔係真係好差, 但對住GF的32nm SOI, 根本仲係差一皮以上

混dense-GPU的結果就係要低clock行GPU

你唔明clock rate同die size有咩相互影響?

Puff

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原帖由 qcmadness 於 2013-9-21 16:08 發表

因為你真係無去dig呢方面的知識
有一段時間我係用好多時間去睇去問呢方面的知識
TSMC 28nm唔係真係好差, 但對住GF的32nm SOI, 根本仲係差一皮以上

混dense-GPU的結果就係要低clock行GPU

你唔明clock rate同die si ...

我應該無表示過 high clock 同 dense 兩個設計方向可以係同一個 IP block 裡面並存既意思掛？
GPU suppose 就係行 low clock + denser than CPU 架啦。我只係話 same SoC with high clock CPU and dense GPU，我無話係要 high clock capable 得黎又 super dense 既 CPU IP 喎。

qcmadness

引用:

原帖由 Puff 於 2013-9-21 16:12 發表

我應該無表示過 high clock 同 dense 兩個設計方向可以係同一個 IP block 裡面並存既意思掛？
GPU suppose 就係行 low clock + denser than CPU 架啦。我只係話 same SoC，我無講 high clock 得黎又 dense 既 CPU IP 喎 ...

你要明白, 我指的low-clock係指<500MHz

如果要strike balance on die size and performance, 繼續200mm^2+的策略係走錯路

qcmadness

引用:

原帖由 Puff 於 2013-9-21 15:46 發表

Hawaii 都衝 400+ mm2. 32nm 都有 315，之前仲諗住出 10C 添啦 (應該 ~400 啦)。BD 表現太差勁先 cut 鬼左咋嘛。
呢個最多係商業決定同 do or bye 既問題。

Bonaire 連 VRAM 都係 Max 85W (6970 個 scale: 25% VRAM, ...

就算GF 32nm SOI係較好, 根本功耗太差, 攪唔掂, 先拉鬆個transistor density去就power consumption

Puff

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原帖由 qcmadness 於 2013-9-21 16:14 發表

你要明白, 我指的low-clock係指

我指既 low clock 係 relative term，大概係 GPU/LP core 既運作範圍.
至於 process tech 我係無深入了解，但係我諗基本常識都叫有掛。我唯一唔了解既只係唔同 density 既 IP 有無得同 high clock 既撈埋一碟咁大把。依家既 case 係

(1) 28nm HP GPU @ 1Ghz - avg 12.5+ mil transistors/mmsq (Pitcairn, Bonaire, Cape Verde)
(2) 28nm HPM SoC w/ 800 Mhz GPU + 1.6+ Ghz CPU - (claimed) avg 13+ mil transistors/mmsq (Xbox One)
(3) 32nm SOI APU w/ 900 Mhz GPU + 3.0+ Ghz CPU - avg 6+ mil transistors/mmsq (Trinity)
(4) 32nm SOI CPU - avg 3+ mil transistors/mmsq (Orochi)

咁既狀況。然後我既 pov 就只係有無可能 GPU blocks maintain even high density 既時候，CPU blocks 依然可以保持 high speed 咁大把 (指 3+ Ghz, on a hypothetical high-perf process)。你可以話我唔熟呢路野，但我覺得你都唔係答到點子上。



[ 本帖最後由 Puff 於 2013-9-21 16:31 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2013-9-21 16:25 發表


我指既 low clock 係 relative term，大概係 GPU/LP core 既運作範圍.
至於 process tech 我係無深入了解，但係我諗基本常識都叫有掛。我唯一唔了解既只係唔同 density 既 IP 有無得同 high clock 既撈埋一碟咁大把。 ...

可以做到
但係die size會比想像中大

Intel/AMD由Nehalem/Agena開始, 就開始唔再用最高density去整CPU

如果去到14組CU既話, 咁Kaveri die-size將會再度係250mm^2以上
我對於Kaveri的200-220mm^2的估算, 係基於Kaveri有10組CU

Puff

引用:

原帖由 qcmadness 於 2013-9-21 16:30 發表

可以做到
但係die size會比想像中大

Intel/AMD由Nehalem/Agena開始, 就開始唔再用最高density去整CPU

如果去到14組CU既話, 咁Kaveri die-size將會再度係250mm^2以上
我對於Kaveri的200-220mm^2的估算, 係基於Kave ...

AMD 公開數字係 8 組，show 出黎粒野有人 PS 計係 ~230 mm2. 就算神 PS 大法 14 CU 都乜可能預係 250 樓下啦...


[ 本帖最後由 Puff 於 2013-9-21 16:37 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2013-9-21 16:34 發表

AMD 公開數字係 8 組，show 出黎粒野有人 PS 計係 ~230 mm2. 就算神 PS 大法 14 CU 都乜可能預係 250 樓下啦...

230mm^2即係一係CPU加左野, 一係唔係perfect shrink

Puff

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原帖由 qcmadness 於 2013-9-21 16:37 發表

230mm^2即係一係CPU加左野, 一係唔係perfect shrink

神 PS 大法 14 CU (Bonaire) + 4C PD (on 32nm) 既結果係 270+ mm2
4 CU @ TSMC 28nm ~20 mm^2, 4 SIMD @ GloFo 32nm ~30 mm^2


4Gamer: 14.5x15.5=225 mm2

-

引用:

my post in S|A
Four CUs consume around 20 mm square of area in Bonaire, and around 25 mm square of area in Kabini (2x the 2 CU area). The error margin of those in Kabini should be far larger than those in Bonaire, anyway.

按 4Gamer 個數計，225 + (25+5 unreliable error margin)x1.5 = 270. 當然真係做既實際會大過呢個數，layout 實要郁，process 都唔同。但係 upper bound 都唔會過 Cypress 334 mm2 掛... 我諗，而且 GF 聲稱佢地製程比 TSMC 可以更加密集。die size 以外就話 memory BW 限制姐。


當然，呢個只係 assumption. 現實 225 mm2 4C 8CU 應該走唔甩，畢竟粒 chip 都現埋身。除非分兩個 version，但用 QC 既說話講就可能性低到爆。一係你望 AMD surprise 全世界...


[ 本帖最後由 Puff 於 2013-9-21 23:48 編輯 ]