qcmadness

IvyBridge core + L1 / L2: 13.2mm^2 (22nm)
Bulldozer module + L1 / L2: 30.9mm^2 (32nm)

IvyBridge die size: 183mm^2
Zambezi (BD 8-core) die size: 315mm^2

cheungmanhoi

引用:

原帖由 qcmadness 於 2012-5-1 23:05 發表
IvyBridge core + L1 / L2: 17.4mm^2 (22nm)
Bulldozer module + L1 / L2: 30.9mm^2 (32nm)

intel

qcmadness

update左

cheungmanhoi

引用:

原帖由 qcmadness 於 2012-5-2 00:27 發表
update左

反而想知 肥2果d一個core幾多mm^2?

qcmadness

引用:

原帖由 cheungmanhoi 於 2012-5-2 10:11 發表

反而想知 肥2果d一個core幾多mm^2?

Deneb / Shanghai core + L1 / L2: 20.5mm^2 (45nm)

qcmadness

Bulldozer係衰係太多L2 cache

Puff

practice 係 fast L1 + small L2 + big L3... IBM, Sun, Intel 全都是如此。

AMD 會唔會改呢？唔知。... lol 不過從 real world 睇，Bulldozer 既 L2 Cache traffic 係幾繁忙下。2x L1 read/write 都算，仲有 coherence traffic，再加上 serve 埋 TLB...。求神拜佛之後仲快得到就要還神啦。一齊睇 AMD 會唔會轉投 Inclusive L3 Cache 啦。

e.g. L3 WB inclusive of L2 WB, L2 WB inclusive of L1 WT


Trinity 係 32nm 既極致，咁即係話，大概同 32nm 差唔多既 28nm... Kaveri 大概真係要有點大作為先有 expected boost 啦。


[ 本帖最後由 Puff 於 2012-5-3 23:49 編輯 ]

qcmadness

L2 cache size太大
但係主要係因為cache miss太多

Puff

引用:

原帖由 qcmadness 於 2012-5-3 23:59 發表
L2 cache size太大
但係主要係因為cache miss太多

L1 cache miss...

qcmadness

引用:

原帖由 Puff 於 2012-5-4 20:59 發表

L1 cache miss...

L1同L2都多

Puff

引用:

原帖由 qcmadness 於 2012-5-4 21:00 發表

L1同L2都多

點介定係「多」？無 processor 唔會無 cache miss 掛。
比起 Small L2，Hit rate 應該更高喎。除非你講緊 large dataset 下 mispredict 既綜合副作用姐。

[ 本帖最後由 Puff 於 2012-5-4 21:04 編輯 ]

qcmadness

引用:

原帖由 Puff 於 2012-5-4 21:02 發表

點介定係「多」？無 processor 唔會無 cache miss 掛。
比起 Small L2，Hit rate 應該更高喎。除非你講緊 large dataset 下 mispredict 既綜合副作用姐。

< 95%

dom

1. AMD need to improve ther prefetching .......
2. L3 ....slow , when will they finally FIX IT UP ?

qcmadness

引用:

原帖由 dom 於 2012-5-5 01:04 發表
1. AMD need to improve ther prefetching .......
2. L3 ....slow , when will they finally FIX IT UP ?

you will faint if you know the l1 speed

dom

32nm Gen2 Product (Trinity / Piledriver )  希望好睇d ,  執翻 Faildozer Module 個 front-end 正常