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原帖由 XT 於 2017-6-2 20:39 發表 Epyc 個走線 design 同 Ryzen 9 唔同...
原帖由 Sandbo 於 2017-6-2 22:56 發表 Judging from the diagram, I wonder if there will be any extra delay going from say top left to bottom right. Maybe they should implement a cross at the center?
原帖由 tat0801 於 2017-6-7 11:19 發表 成本價 咁大鑊啦,INTEL最唔想做果樣可能都要做
原帖由 BlackBird 於 2017-6-11 17:40 發表 no 但有條x8會係 其實根本就係換個socket然後所有features跟die count黎乘起
原帖由 BlackBird 於 2017-6-13 23:15 發表 我比較好奇跨Die會唔會當numa